"bukan percubaan dan kesilapan" yang wujud pada papan frekuensi tinggi telah menukar simulasi daripada pilihan kepada perlu
Logik papan frekuensi rendah (dari beberapa MHz hingga beberapa puluh MHz, biasa FR-4) ialah "disambungkan layak". Pendawaian menghampiri wayar yang ideal, dan refleksi dan crosstalk belum sempat untuk memusnahkan isyarat. Dengan mengira lebar garisan berdasarkan pengalaman dan melaraskan papan, penumpuan boleh dicapai.
Papan frekuensi tinggi diterbalikkan sepenuhnya, dan pendawaian itu sendiri adalah litar gelombang mikro:
Pendawaian menjadi talian penghantaran: Apabila panjang pendawaian melebihi 1/10 daripada panjang gelombang isyarat, atau kelajuan isyarat mencapai 1 Gbps atau lebih tinggi, dan kelebihan yang meningkat memasuki tahap seratus picosaat, kesan seperti pantulan, deringan, overshoot, crosstalk, sisihan masa dan lantunan tanah akan muncul, yang tidak boleh dinilai dengan pengalaman hidup/mati jurutera.
Parameter bahan telah menjadi sumber ketidakpastian terbesar: pemalar dielektrik (Dk) biasa FR-4 turun naik antara 4.2 dan 4.6, dan impedans hanyut pada frekuensi tinggi; Dalam julat frekuensi tinggi, papan kehilangan rendah mesti digunakan dan kekerapan ujian mesti ditentukan (seperti "Dk 3.5 @ 10GHz"). Kehilangan tangen (Df), kekasaran kerajang kuprum (kesan kulit), dan melalui rintisan setiap satu akan mengubah prestasi saluran dengan ketara.
The "difference" between design and manufacturing will eat up all the margin: the line width calculated by default Er=4.5 at the design end, but the actual material used by the board factory is Er=4.2, resulting in a difference of 5 Ω in impedance calculation; A via can bring parasitic capacitance of 0.5-1 pF, and the rising edge of DDR3 level signals can be slowed down by about 10%. These deviations cannot be seen on the drawings, only simulation can expose them in advance.
Hasilnya ialah jika projek frekuensi tinggi pertama kali diuji dan didapati tidak betul sebelum diubah suai, ia akan memerlukan beberapa kali lebih mahal bahan daripada FR-4 biasa, kitaran pensampelan yang panjang dan keseluruhan masa penyahpepijatan mesin. Kos boleh secara langsung memakan keseluruhan keuntungan pesanan. Jadi terdapat konsensus dalam industri bahawa jika kelajuan isyarat melebihi 1 Gbps atau kelebihan meningkat kurang daripada 1 ns, satu pusingan simulasi integriti isyarat harus dijalankan sebelum penggunaan papan. Ini menentukan bahawa kilang tanpa keupayaan simulasi tidak boleh mengambil langkah pertama untuk "membetulkannya".